3-2차시
Logic의 기초
Binary Switch
Logical AND Gate
- x(곱셈)로 표시한다.
- AND 회로
Logical OR Gate
- +(덧셈)로 표시한다.
- OR 회로
Inversion
- ~또는 위에 바 또는 ' 로표시한다.
- NOT 회로
수학 아닌 Logic!
(Truth table)진리표
- 모든 가능한 논리 입력에 대한 출력을 표현하는 방법 -> 입력에 대한 출력이 같으면 같은 일을 한다!(같은 회로는 아닐 수도 있다.)
왼쪽에는 모든 가능한 입력 조합
오른쪽에는 왼쪽의 조합에 따른 출력
을 표시한다.
예를 들어, 이런식이다.
| a | b | a + b |
| 0 | 0 | 0 |
| 0 | 1 | 1 |
| 1 | 0 | 1 |
| 1 | 1 | 1 |
(2번째와 3번째 행 사이에 선을 넣어야 하는데,,,선이 안그어진다...)
진리표의 장단점
| 장점 | 단점 |
| 한 눈에 입출력을 보여준다. | 입력이 많아지면 표현이 힘들다. =>scalablility에 대한 문제점 |
| 이해하기 쉽다. |
왜 입력이 많아지면 표현이 힘들까?
입력 비트가 1개라면, 결과는 2개
입력 비트가 2개라면, 결과는 4개
입력 비트가 4개라면, 결과는 8개
...
입력 비트가 N개라면, 결과는 2^N개가 나온다.
따라서, 입력 비트가 많아지면 기하급수적으로 결과가 많이 나오게 되기 때문에 표현이 힘든것이다.
Logic Gates and Networks
비용을 줄여야 비용을 들이면, 성능이 좋아진다?
Trade Off 관계
디지털 설계 전문가가 하는일
- Analysis
- Synthesis
Analysis
분석은 어떻게 할까?
- 회로를 보고 논리식을 도출한다.
- 진리표를 활용한다.
Functional Equibalence
- 기능적으로는 동일하다는 의미 -> 모든 논리 입력에 대해 같은 출력을 나타낸다.
- 기능적으로는 동일하지만 최소비용으로 구현 가능한 설계를 해야 한다.
Timing Diagram
- 논리 회로의 동작을 나타내는 가장 정확한 방법
- 시간의 흐름에 따라 파형의 변화를 표현함.
- Waveform은 inputs, output, internal signal 값 등을 모두 표현함.
Synthesis
- Analysis의 반대
- 논리식을 보고, 회로를 만들어낸다는 것